Verilog är ett så kallat hårdvarubeskrivningsspråk (Hardware Description Language, HDL) och används för att designa och verifiera digitala kretsar. Verilog, som ursprungligen utvecklades av Gateway Design Automation på 80-talet, hjälper ingenjörer att modellera och simulera hur kretsar skulle bete sig över tiden. Från enkel gate-level logik till komplexa systemnivåkretsar kan Verilog beskriva allt och desssemellan.
Syftet med Verilog, likaså liknande hårdvarubeskrivningsspråk som VHDL, är att tillåta ingenjörer att designa och verifiera kretsar innan de tillverkas. Med Verilog kan ingenjörer skapa detaljerade modeller av hur digitala system ska fungera över tiden, och därefter simuleras dessa modeller för att skapa tidsseriediagram över systemets tillstånd. Även om Verilog ofta används på chip-nivå, kan det också användas för att designa större system som datorsystem, kretshus och hela datanät.
Verilog liknar C i syntax, vilket gör det till en enklare inkörsport för mjukvaruutvecklare som vill lära sig om hårdvarudesign. Verilog definerar dock både dataflöde (som ett mjukvaruspråk) och hårdvarustruktur, vilket utgör en viktig skillnad. Dessutom kan Verilog simulera parallella processer, vilket är viktigt för att modellera verkligt beteende av digitala kretsar.
